Intel übernimmt die 3D-V-Cache-Technologie von AMD

Intel-CEO Pat Gelsingerhielt auf der Innovation 2023 eine Frage-und-Antwort-Runde mit der Presse ab. Intel’s AMDvon 3D-V-CacheAuf die Frage, ob Intel wie bei seinen Prozessoren einen 3D-Cache-Ansatz übernehmen wird, antwortete Gelsinger, dass Intel einen etwas anderen Ansatz verfolgt, jedoch mit Speicherkarten, die mit dem CPU-Chip gekoppelt sind. Bestätigt, dass der gestapelte Cache verwendet wird.

AMD wurde zum Vorbild für Intel

Lassen Sie uns gleich zu Beginn feststellen, dass die Stacked-Cache- oder 3D-V-Cache-Technologie nicht mit Meteor-Lake-Prozessoren ausgestattet sein wird. Intel wird diese Methode in seinen späteren Prozessoren einsetzen. Intel wird seinen Kunden auch seine Stacked-Cache-Technologie anbieten. Andererseits ist es für Intel sinnvoll, diese Art von Technologie zu übernehmen; Die Hybrid-Bonding-Technologie hinter 3D V-Cache ist zwar nicht exklusiv bei AMD, wird jedoch durch die SoIC-Gehäusetechnologie von TSMC bereitgestellt.

Aber wie Gelsinger sagte Intel wird einen anderen Weg einschlagen: „Aber in unserer Roadmap sehen Sie diese Idee von 3D-Silizium, bei dem wir Cache auf einem einzigen Chip haben, oder? „Dann werden wir die CPU-Einheit darüber in einem gestapelten Chip anbringen.“ Dies scheint sich von der Verwendung der Chip-Stacking-Technologie durch AMD zu unterscheiden, um zusätzlichen Speicher auf CPU-Chips zu platzieren. Laut Gelsinger Intelmache genau das Gegenteil und Es möchte die CPU auf den Speicher stapeln.

Gestapelter Cache hat sich als strategischer Vorteil für AMD erwiesen, da er die Ryzen X3D-CPUs des Unternehmens antreibt, die schnellsten Gaming-Prozessoren der Welt. Es wird auch als starker Mehrwert für EPYC-Prozessoren der X-Serie wie Genoa-X positioniert. Es scheint, dass auch Intel in Zukunft mit dieser Technologie in den Ring steigen wird. Intels EMIB- und Foveros-Technologien werden hier eine große Rolle spielen. Der CEO von Intel ging zwar nicht auf Details ein, sagte jedoch, dass das Unternehmen plant, Chip-Chips mithilfe von EMIB- und Foveros-Prozessen vertikal zu verbinden, sodass Silizium in einem einzigen Paket miteinander kommunizieren kann. Der erste Schritt hierzu erfolgt mit Core-Ultra-Prozessoren mit dem Codenamen Meteor Lake.

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